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廣東智能化多端口矩陣測試PCI-E測試

來源: 發(fā)布時間:2024-07-28

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由于每對數(shù)據(jù)線和參考時鐘都是差分的,所以主  板的測試需要同時占用4個示波器通道,也就是在進行PCIe4.0的主板測試時示波器能夠  4個通道同時工作且達到25GHz帶寬。而對于插卡的測試來說,只需要把差分的數(shù)據(jù)通道  引入示波器進行測試就可以了,示波器能夠2個通道同時工作并達到25GHz帶寬即可。 12展示了典型PCIe4.0的發(fā)射機信號質量測試環(huán)境。無論是對于發(fā)射機測試,還是對于后面要介紹到的接收機容限測試來說,在PCIe4.0 的TX端和RX端的測試中,都需要用到ISI板。ISI板上的Trace線有幾十對,每相鄰線對 間的插損相差0.5dB左右。由于測試中用戶使用的電纜、連接器的插損都可能會不一致, 所以需要通過配合合適的ISI線對,使得ISI板上的Trace線加上測試電纜、測試夾具、轉接  頭等模擬出來的整個測試鏈路的插損滿足測試要求。比如,對于插卡的測試來說,對應的主  板上的比較大鏈路損耗為20dB,所以ISI板上模擬的走線加上測試夾具、連接器、轉接頭、測  試電纜等的損耗應該為15dB(另外5dB的主板上芯片的封裝損耗通過分析軟件進行模擬)。 為了滿足這個要求,比較好的方法是使用矢量網(wǎng)絡分析儀(VNA)事先進行鏈路標定。廣東智能化多端口矩陣測試PCI-E測試高速串行技術(二)之(PCIe中的基本概念);

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Cle4.0測試的CBB4和CLB4夾具無論是Preset還是信號質量的測試,都需要被測件工作在特定速率的某些Preset下,要通過測試夾具控制被測件切換到需要的設置狀態(tài)。具體方法是:在被測件插入測試夾具并且上電以后,可以通過測試夾具上的切換開關控制DUT輸出不同速率的一致性測試碼型。在切換測試夾具上的Toggle開關時,正常的PCle4.0的被測件依次會輸出2.5Gbps、5Gbps-3dB、5Gbps-6dB、8GbpsP0、8GbpsP1、8GbpsP2、8GbpsP3、8GbpsP4、8Gbps

PCle5.0的鏈路模型及鏈路損耗預算在實際的測試中,為了把被測主板或插卡的PCIe信號從金手指連接器引出,PCI-SIG組織也設計了專門的PCIe5.0測試夾具。PCle5.0的這套夾具與PCle4.0的類似,也是包含了CLB板、CBB板以及專門模擬和調整鏈路損耗的ISI板。主板的發(fā)送信號質量測試需要用到對應位寬的CLB板;插卡的發(fā)送信號質量測試需要用到CBB板;而在接收容限測試中,由于要進行全鏈路的校準,整套夾具都可能會使用到。21是PCIe5.0的測試夾具組成。PCI-e 3.0簡介及信號和協(xié)議測試方法;

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對于PCIe來說,由于長鏈路時的損耗很大,因此接收端的裕量很小。為了掌握實際工 作環(huán)境下芯片內部實際接收到的信號質量,在PCIe3.0時代,有些芯片廠商會用自己內置 的工具來掃描接收到的信號質量,但這個功能不是強制的。到了PCIe4.0標準中,規(guī)范把 接收端的信號質量掃描功能作為強制要求,正式名稱是Lane Margin(鏈路裕量)功能。 簡單的Lane Margin功能的實現(xiàn)是在芯片內部進行二維的誤碼率掃描,即通過調整水平方 向的采樣點時刻以及垂直方向的信號判決閾值,如果被測件是標準的PCI-E插槽接口,如何進行PCI-E的協(xié)議分析?廣東智能化多端口矩陣測試PCI-E測試

PCIE 系統(tǒng)架構及物理層一致性測試;廣東智能化多端口矩陣測試PCI-E測試

SigTest軟件的算法由PCI-SIG提供,會對信號進行時鐘恢復、均衡以及眼圖、抖 動的分析。由于PCIe4.0的接收機支持多個不同幅度的CTLE均衡,而且DFE的電平也 可以在一定范圍內調整,所以SigTest軟件會遍歷所有的CTLE值并進行DFE的優(yōu)化,并 根據(jù)眼高、眼寬的結果選擇比較好的值。14是SigTest生成的PCIe4.0的信號質量測試 結果。SigTest需要用戶手動設置示波器采樣、通道嵌入、捕獲數(shù)據(jù)及進行后分析,測試效率 比較低,而且對于不熟練的測試人員還可能由于設置疏忽造成測試結果的不一致,測試項目 也主要限于信號質量與Preset相關的項目。為了提高PCIe測試的效率和測試項目覆蓋 率,有些示波器廠商提供了相應的自動化測試軟件。廣東智能化多端口矩陣測試PCI-E測試

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