對(duì)于典型的3.3V的低電壓TTL(LVTTL)信號(hào)來說,判決閾值的下限是0.8V,判決閾 值的上限是2.0V。正是由于判決閾值的存在,使得數(shù)字信號(hào)相對(duì)于模擬信號(hào)來說有更高的 可靠性和抗噪聲的能力。比如對(duì)于3.3V的LVTTL信號(hào)來說,當(dāng)信號(hào)輸出電壓為0V時(shí), 只要噪聲或者干擾的幅度不超過0.8V,就不會(huì)把邏輯狀態(tài)由0誤判為1;同樣,當(dāng)信號(hào)輸出 電壓為3.3V時(shí),只要噪聲或者干擾的幅度不會(huì)使信號(hào)電壓低于2.0V,就不會(huì)把邏輯狀態(tài) 由1誤判為0。
從上面的例子可以看到,數(shù)字信號(hào)抗噪聲和干擾的能力是比較強(qiáng)的。但也需要注意,這 個(gè)“強(qiáng)”是相對(duì)的,如果噪聲或干擾的影響使得信號(hào)的電壓超出了其正常邏輯的判決區(qū)間,數(shù)字信號(hào)也仍然有可能產(chǎn)生錯(cuò)誤的數(shù)據(jù)傳輸。在許多場合,我們對(duì)數(shù)字信號(hào)質(zhì)量進(jìn)行分析和 測試的基本目的就是要保證其信號(hào)電平在進(jìn)行采樣時(shí)滿足基本的邏輯判決條件。 數(shù)字信號(hào)的眼圖分析(Eye Diagram Analysis);電氣性能測試數(shù)字信號(hào)測試代理品牌
時(shí)間偏差的衡量方法。由于信號(hào)邊沿的時(shí)間偏差可能是由于各種因素造成的,有隨機(jī)的噪聲,還有確定性的干擾。所以這個(gè)時(shí)間偏差通常不是一個(gè)恒定值,而是有一定的統(tǒng)計(jì)分布,在不同的應(yīng)用場合這個(gè)測量的結(jié)果可能是用有效值(RMS)衡量,也可能是用峰-峰值(peak-peak)衡量,更復(fù)雜的場合還會(huì)對(duì)這個(gè)時(shí)間偏差的各個(gè)成分進(jìn)行分解和估計(jì)。因此抖動(dòng)的精確測量需要大量的樣本以及復(fù)雜的算法。對(duì)抖動(dòng)進(jìn)行衡量和測量時(shí),需要特別注意的是,即使對(duì)于同一個(gè)信號(hào),如果用不同的方法進(jìn)行衡量,得到的抖動(dòng)測量結(jié)果也可能不一樣,下面是幾種常用的抖動(dòng)測量項(xiàng)目。HDMI測試數(shù)字信號(hào)測試聯(lián)系人數(shù)字此案好的上升時(shí)間(Rising Time);
數(shù)字信號(hào)的均衡(Equalization)
前面介紹了預(yù)加重或者去加重技術(shù)對(duì)于克服傳輸通道損耗、改善高速數(shù)字信號(hào)接收端信號(hào)質(zhì)量的作用,但是當(dāng)信號(hào)速率進(jìn)一步提高或者傳輸距離更長時(shí),**在發(fā)送端已不能充分補(bǔ)償傳輸通道帶來的損耗,這時(shí)就需要在接收端同時(shí)使用均衡技術(shù)來進(jìn)一步改善信號(hào)質(zhì)量。所謂均衡,是在數(shù)字信號(hào)的接收端進(jìn)行的一種補(bǔ)償高頻損耗的技術(shù)。常見的信號(hào)均衡技術(shù)有3種:CTLE(ContinuousTimeLinearEqualization)、FFE(FeedForwardEqualization)和DFE(DecisionFeedbackEqualization).CTLE是在接收端提供一個(gè)高通濾波器,這個(gè)高通濾波器可以對(duì)信號(hào)中的主要高頻分量進(jìn)行放大,這一點(diǎn)和發(fā)送端的預(yù)加重技術(shù)帶來的效果是類似的。有些速率比較高的總線,為了適應(yīng)不同鏈路長度損耗的影響,還支持多擋不同增益的CTLE均衡器。圖1.35是PCle5.0總線在接收端使用的CTLE均衡器的頻響曲線的例子。
這種方法由于不需要單獨(dú)的時(shí)鐘走線,各對(duì)差分線可以采用各自的CDR電路,所以對(duì)各對(duì)線的等長要求不太嚴(yán)格(即使要求嚴(yán)格也很容易實(shí)現(xiàn),因?yàn)樽呔€數(shù)量減少,而且信號(hào)都是點(diǎn)對(duì)點(diǎn)傳輸)。為了把時(shí)鐘信息嵌在數(shù)據(jù)流里,需要對(duì)數(shù)據(jù)進(jìn)行編碼,比較常用的編碼方式有ANSI的8b/10b編碼、64b/66b編碼、曼徹斯特編碼、特殊的數(shù)據(jù)編碼以及對(duì)數(shù)據(jù)進(jìn)行加擾等。
嵌入式時(shí)鐘結(jié)構(gòu)的關(guān)鍵在于CDR電路,CDR的工作原理如圖1.17所示。CDR通常用一個(gè)PLL電路實(shí)現(xiàn),可以從數(shù)據(jù)中提取時(shí)鐘。PLL電路通過鑒相器(PhaseDetector)比較輸入信號(hào)和本地VCO(壓控振蕩器)間的相差,并把相差信息通過環(huán)路濾波器(Filter)濾波后轉(zhuǎn)換成低頻的對(duì)VCO的控制電壓信號(hào),通過不斷的比較和調(diào)整終實(shí)現(xiàn)本地VCO對(duì)輸入信號(hào)的時(shí)鐘鎖定。 數(shù)字信號(hào)帶寬、信道帶寬、信息速率、基帶、頻帶的帶寬;
要把并行的信號(hào)通過串行總線傳輸,一般需要對(duì)數(shù)據(jù)進(jìn)行并/串轉(zhuǎn)換。為了進(jìn)一步減少傳輸線的數(shù)量和提高傳輸距離,很多高速數(shù)據(jù)總線采用嵌入式時(shí)鐘和8b/10b的數(shù)據(jù)編碼方式。8b/10b編碼由于直流平衡、支持AC耦合、可嵌入時(shí)鐘信息、抗共模干擾能力強(qiáng)、編解碼結(jié)構(gòu)相對(duì)簡單等優(yōu)點(diǎn),在很多高速的數(shù)字總線如FiberChannel、PCIe、SATA、USB3.0、DisplayPort、XAUI、RapidIO等接口上得到廣泛應(yīng)用。圖1.20是一路串行的2.5Gbps的8b/10b編碼后的數(shù)據(jù)流以及相應(yīng)的解碼結(jié)果,從中可以明顯看到解出的K28.5等控制碼以及相應(yīng)的數(shù)據(jù)信息。對(duì)于一個(gè)數(shù)字信號(hào),要進(jìn)行可靠的0、1信號(hào)傳輸,就必須滿足一定的電平、幅度、時(shí)序等標(biāo)準(zhǔn)的要求。電氣性能測試數(shù)字信號(hào)測試代理品牌
傳輸線對(duì)數(shù)字信號(hào)的影響;電氣性能測試數(shù)字信號(hào)測試代理品牌
為了提高串行數(shù)據(jù)傳輸?shù)目煽啃裕F(xiàn)在很多更高速率的數(shù)字接口采用對(duì)數(shù)據(jù)進(jìn)行編碼后再做并/串轉(zhuǎn)換的方式。編碼的方式有很多,如8b/9b編碼、8b/10b編碼、64b/66b編碼、128b/130b編碼等,下面以當(dāng)下流行的ANSI8b/10b編碼為例進(jìn)行介紹。
在ANSI8b/10b編碼方式中,8bit的數(shù)據(jù)先通過相應(yīng)的編碼規(guī)則轉(zhuǎn)換成10bit的數(shù)據(jù),再進(jìn)行并/串轉(zhuǎn)換;接收端收到信號(hào)后先把串行數(shù)據(jù)進(jìn)行串/并轉(zhuǎn)換得到10bit的數(shù)據(jù),再通過10bit到8bit的解碼得到原始傳輸?shù)?bit數(shù)據(jù)。因此,如果發(fā)送端并行側(cè)的數(shù)據(jù)速率是8bit×100Mbps,通過8b/10b編碼和并/串轉(zhuǎn)換后的串行側(cè)的數(shù)據(jù)速率就是1bit×1Gbps。8b/10b編碼方法早由IBM發(fā)明,后來成為ANSI標(biāo)準(zhǔn)的一部分(ANSIX3.230-1994,clause11),并在通信和計(jì)算機(jī)總線上廣泛應(yīng)用。表1.1是ANSI8b/10b編碼表的一部分,以數(shù)據(jù)0x00為例, 電氣性能測試數(shù)字信號(hào)測試代理品牌
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