雖然在編碼方式和芯片內(nèi)部做了很多工作，但是傳輸鏈路的損耗仍然是巨大的挑戰(zhàn)，特 別是當(dāng)采用比較便宜的PCB板材時(shí)，就不得不適當(dāng)減少傳輸距離和鏈路上的連接器數(shù)量。 在PCIe3.0的8Gbps速率下，還有可能用比較便宜的FR4板材在大約20英寸的傳輸距離 加2個(gè)連接器實(shí)現(xiàn)可靠信號(hào)傳輸。在PCle4.0的16Gbps速率下，整個(gè)16Gbps鏈路的損耗 需要控制在-28dB @8GHz以內(nèi)，其中主板上芯片封裝、PCB/過(guò)孔走線、連接器的損耗總 預(yù)算為-20dB@8GHz,而插卡上芯片封裝、PCB/過(guò)孔走線的損耗總預(yù)算為-8dB@8GHz。

整個(gè)鏈路的長(zhǎng)度需要控制在12英寸以內(nèi)，并且鏈路上只能有一個(gè)連接器。如果需要支持更 長(zhǎng)的傳輸距離或者鏈路上有更多的連接器，則需要在鏈路中插入Re-timer芯片對(duì)信號(hào)進(jìn)行 重新整形和中繼。圖4.6展示了典型的PCle4.0的鏈路模型以及鏈路損耗的預(yù)算，圖中各 個(gè)部分的鏈路預(yù)算對(duì)于設(shè)計(jì)和測(cè)試都非常重要，對(duì)于測(cè)試部分的影響后面會(huì)具體介紹。 PCIE 5.0，速率翻倍vs性能優(yōu)化；信息化PCI-E測(cè)試安裝

當(dāng)鏈路速率不斷提升時(shí)，給接收端留的信號(hào)裕量會(huì)越來(lái)越小。比如PCIe4.0的規(guī)范中 定義，信號(hào)經(jīng)過(guò)物理鏈路傳輸?shù)竭_(dá)接收端，并經(jīng)均衡器調(diào)整以后的小眼高允許15mV,  小眼寬允許18.75ps,而PCIe5.0規(guī)范中允許的接收端小眼寬更是不到10ps。在這么小  的鏈路裕量下，必須仔細(xì)調(diào)整預(yù)加重和均衡器的設(shè)置才能得到比較好的誤碼率結(jié)果。但是，預(yù)  加重和均衡器的組合也越來(lái)越多。比如PCIe4.0中發(fā)送端有11種Preset(預(yù)加重的預(yù)設(shè)模  式),而接收端的均衡器允許CTLE在-6～ - 12dB范圍內(nèi)以1dB的分辨率調(diào)整，并且允許  2階DFE分別在±30mV和±20mV范圍內(nèi)調(diào)整。綜合考慮以上因素，實(shí)際情況下的預(yù)加  重和均衡器參數(shù)的組合可以達(dá)幾千種。信息化PCI-E測(cè)試安裝PCI-E測(cè)試和協(xié)議調(diào)試；

對(duì)于PCIe來(lái)說(shuō)，由于長(zhǎng)鏈路時(shí)的損耗很大，因此接收端的裕量很小。為了掌握實(shí)際工 作環(huán)境下芯片內(nèi)部實(shí)際接收到的信號(hào)質(zhì)量，在PCIe3.0時(shí)代，有些芯片廠商會(huì)用自己內(nèi)置 的工具來(lái)掃描接收到的信號(hào)質(zhì)量，但這個(gè)功能不是強(qiáng)制的。到了PCIe4.0標(biāo)準(zhǔn)中，規(guī)范把 接收端的信號(hào)質(zhì)量掃描功能作為強(qiáng)制要求，正式名稱是Lane Margin(鏈路裕量)功能。 簡(jiǎn)單的Lane Margin功能的實(shí)現(xiàn)是在芯片內(nèi)部進(jìn)行二維的誤碼率掃描，即通過(guò)調(diào)整水平方 向的采樣點(diǎn)時(shí)刻以及垂直方向的信號(hào)判決閾值，

克勞德高速數(shù)字信號(hào)測(cè)試實(shí)驗(yàn)室致敬信息論創(chuàng)始人克勞德·艾爾伍德·香農(nóng)，以成為高數(shù)信號(hào)傳輸測(cè)試界的帶頭者為奮斗目標(biāo)?？藙诘赂咚贁?shù)字信號(hào)測(cè)試實(shí)驗(yàn)室重心團(tuán)隊(duì)成員從業(yè)測(cè)試領(lǐng)域10年以上。實(shí)驗(yàn)室配套KEYSIGHT/TEK主流系列示波器、誤碼儀、協(xié)議分析儀、矢量網(wǎng)絡(luò)分析儀及附件，使用PCIE/USB-IF/WILDER等行業(yè)指定品牌夾具。堅(jiān)持以專業(yè)的技術(shù)人員，嚴(yán)格按照行業(yè)測(cè)試規(guī)范，配備高性能的權(quán)能測(cè)試設(shè)備，提供給客戶更精細(xì)更權(quán)能的全方面的專業(yè)服務(wù)?？藙诘赂咚贁?shù)字信號(hào)測(cè)試實(shí)驗(yàn)室提供具深度的專業(yè)知識(shí)及一系列認(rèn)證測(cè)試、預(yù)認(rèn)證測(cè)試及錯(cuò)誤排除信號(hào)完整性測(cè)試、多端口矩陣測(cè)試、HDMI測(cè)試、USB測(cè)試，PCI-E測(cè)試等方面測(cè)試服務(wù)。PCI-E4.0的標(biāo)準(zhǔn)什么時(shí)候推出？有什么變化？

隨著數(shù)據(jù)速率的提高，芯片中的預(yù)加重和均衡功能也越來(lái)越復(fù)雜。比如在PCle 的1代和2代中使用了簡(jiǎn)單的去加重(De-emphasis)技術(shù)，即信號(hào)的發(fā)射端(TX)在發(fā)送信 號(hào)時(shí)對(duì)跳變比特(信號(hào)中的高頻成分)加大幅度發(fā)送，這樣可以部分補(bǔ)償傳輸線路對(duì)高 頻成分的衰減，從而得到比較好的眼圖。在1代中采用了-3.5dB的去加重，2代中采用了 -3.5dB和-6dB的去加重。對(duì)于3代和4代技術(shù)來(lái)說(shuō)，由于信號(hào)速率更高，需要采用更加 復(fù)雜的去加重技術(shù)，因此除了跳變比特比非跳變比特幅度增大發(fā)送以外，在跳變比特的前 1個(gè)比特也要增大幅度發(fā)送，這個(gè)增大的幅度通常叫作Preshoot。為了應(yīng)對(duì)復(fù)雜的鏈路環(huán)境，PCI-E 3.0測(cè)試發(fā)送端變化；廣東PCI-E測(cè)試DDR測(cè)試

PCIE 系統(tǒng)架構(gòu)及物理層一致性測(cè)試；信息化PCI-E測(cè)試安裝

要精確產(chǎn)生PCle要求的壓力眼圖需要調(diào)整很多參數(shù)，比如輸出信號(hào)的幅度、預(yù)加重、 差模噪聲、隨機(jī)抖動(dòng)、周期抖動(dòng)等，以滿足眼高、眼寬和抖動(dòng)的要求。而且各個(gè)調(diào)整參數(shù)之間 也會(huì)相互制約，比如調(diào)整信號(hào)的幅度時(shí)除了會(huì)影響眼高也會(huì)影響到眼寬，因此各個(gè)參數(shù)的調(diào) 整需要反復(fù)進(jìn)行以得到 一個(gè)比較好化的組合。校準(zhǔn)中會(huì)調(diào)用PCI-SIG的SigTest軟件對(duì)信號(hào) 進(jìn)行通道模型嵌入和均衡，并計(jì)算的眼高和眼寬。如果沒(méi)有達(dá)到要求，會(huì)在誤碼儀中進(jìn) 一步調(diào)整注入的隨機(jī)抖動(dòng)和差模噪聲的大小，直到眼高和眼寬達(dá)到參數(shù)要求。信息化PCI-E測(cè)試安裝

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