測(cè)試類型8Gbps速率16Gbps速率插卡RX測(cè)試眼寬：41.25ps+0/—2ps眼寬：18.75ps+0.5/-0.5ps眼高：46mV+0/-5mV眼高：15mV+1.5/-1.5mV主板RX測(cè)試眼寬：45ps+0/-2ps眼寬：18.75ps+0.5/-0.5ps眼高：50mV+0/-5mV眼高：15mV+1.5/-1.5mV 校準(zhǔn)時(shí)，信號(hào)的參數(shù)分析和調(diào)整需要反復(fù)進(jìn)行，人工操作非常耗時(shí)耗力。為了解決這個(gè) 問題，接收端容限測(cè)試時(shí)也會(huì)使用自動(dòng)測(cè)試軟件，這個(gè)軟件可以提供設(shè)置和連接向?qū)?、控?誤碼儀和示波器完成自動(dòng)校準(zhǔn)、發(fā)出訓(xùn)練碼型把被測(cè)件設(shè)置成環(huán)回狀態(tài)，并自動(dòng)進(jìn)行環(huán)回?cái)?shù) 據(jù)的誤碼率統(tǒng)計(jì)。圖4 . 18是典型自動(dòng)校準(zhǔn)和接收容限測(cè)試軟件的界面，以及相應(yīng)的測(cè)試PCIE 5.0，速率翻倍vs性能優(yōu)化；吉林PCI-E測(cè)試規(guī)格尺寸

CTLE均衡器可以比較好地補(bǔ)償傳輸通道的線性損耗，但是對(duì)于一些非線性因素(比如 由于阻抗不匹配造成的信號(hào)反射)的補(bǔ)償還需要借助于DFE的均衡器，而且隨著信號(hào)速率的提升，接收端的眼圖裕量越來越小，采用的DFE技術(shù)也相應(yīng)要更加復(fù)雜。在PCle3.0的 規(guī)范中，針對(duì)8Gbps的信號(hào)，定義了1階的DFE配合CTLE完成信號(hào)的均衡；而在PCle4.0 的規(guī)范中，針對(duì)16Gbps的信號(hào)，定義了更復(fù)雜的2階DFE配合CTLE進(jìn)行信號(hào)的均衡。 圖 4 .5 分別是規(guī)范中針對(duì)8Gbps和16Gbps信號(hào)接收端定義的DFE均衡器(參考資料： PCI   Express@   Base   Specification   4.0)。上海PCI-E測(cè)試安裝PCIE與負(fù)載只有時(shí)鐘線和數(shù)據(jù)線，搜索的時(shí)候沒有控制管理線，怎么找到的寄存器呢？

這么多的組合是不可能完全通過人工設(shè)置和調(diào)整  的，必須有一定的機(jī)制能夠根據(jù)實(shí)際鏈路的損耗、串?dāng)_、反射差異以及溫度和環(huán)境變化進(jìn)行  自動(dòng)的參數(shù)設(shè)置和調(diào)整，這就是鏈路均衡的動(dòng)態(tài)協(xié)商。動(dòng)態(tài)的鏈路協(xié)商在PCIe3.0規(guī)范中  就有定義，但早期的芯片并沒有普遍采用；在PCIe4.0規(guī)范中，這個(gè)要求是強(qiáng)制的，而且很  多測(cè)試項(xiàng)目直接與鏈路協(xié)商功能相關(guān)，如果支持不好則無法通過一致性測(cè)試。圖4.7是  PCIe的鏈路狀態(tài)機(jī)，從設(shè)備上電開始，需要經(jīng)過一系列過程才能進(jìn)入L0的正常工作狀態(tài)。 其中在Configuration階段會(huì)進(jìn)行簡(jiǎn)單的速率和位寬協(xié)商，而在Recovery階段則會(huì)進(jìn)行更  加復(fù)雜的發(fā)送端預(yù)加重和接收端均衡的調(diào)整和協(xié)商。

隨著數(shù)據(jù)速率的提高，在發(fā)送端對(duì)信號(hào)高頻進(jìn)行補(bǔ)償還是不夠，于是PCIe3.0及 之后的標(biāo)準(zhǔn)中又規(guī)定在接收端(RX端)還要對(duì)信號(hào)做均衡(Equalization),從而對(duì)線路的損 耗進(jìn)行進(jìn)一步的補(bǔ)償。均衡電路的實(shí)現(xiàn)難度較大，以前主要用在通信設(shè)備的背板或長(zhǎng)電纜 傳輸?shù)膱?chǎng)合，近些年也逐漸開始在計(jì)算機(jī)、消費(fèi)類電子等領(lǐng)域應(yīng)用，比如USB3.0、SATA 6G、DDR5中也均采用了均衡技術(shù)。圖4 .4分別是PCIe3 .0和4 .0標(biāo)準(zhǔn)中對(duì)CTLE均衡器 的頻響特性的要求?？梢钥吹?，均衡器的強(qiáng)弱也有很多擋可選，在Link Training階段TX 和RX端會(huì)協(xié)商出一個(gè)比較好的組合(參考資料： PCI ExpressR Base Specification 4 .0)。在PCI-E的信號(hào)質(zhì)量測(cè)試中需要捕獲多少的數(shù)據(jù)進(jìn)行分析？

首先來看一下惡劣信號(hào)的定義，不是隨便一個(gè)信號(hào)就可以，且惡劣程度要有精確定義才 能保證測(cè)量的重復(fù)性。通常把用于接收端容限測(cè)試的這個(gè)惡劣信號(hào)叫作Stress Eye,即壓 力眼圖，實(shí)際上是借鑒了光通信的叫法。這個(gè)信號(hào)是用高性能的誤碼儀先產(chǎn)生一個(gè)純凈的 帶特定預(yù)加重的信號(hào)，然后在這個(gè)信號(hào)上疊加精確控制的隨機(jī)抖動(dòng)(RJ)、周期抖動(dòng)(SJ)、差 模和共模噪聲以及碼間干擾(ISI)。為了確定每個(gè)成分的大小都符合規(guī)范的要求，測(cè)試之前需要先用示波器對(duì)誤碼儀輸出的信號(hào)進(jìn)行校準(zhǔn)。其中，ISI抖動(dòng)是由PCIe協(xié)會(huì)提供的測(cè)試 夾具產(chǎn)生，其夾具上會(huì)模擬典型的主板或者插卡的PCB走線對(duì)信號(hào)的影響。在PCIe3.0的 CBB夾具上，增加了專門的Riser板以模擬服務(wù)器等應(yīng)用場(chǎng)合的走線對(duì)信號(hào)的影響；而在 PCIe4.0和PCIe5.0的夾具上，更是增加了專門的可變ISI的測(cè)試板用于模擬和調(diào)整ISI的 影響。使用PCI-E協(xié)議分析儀能不能直接告訴我總線上的協(xié)議錯(cuò)誤？河南自動(dòng)化PCI-E測(cè)試

PCI-E的信號(hào)測(cè)試中否一定要使用一致性測(cè)試碼型？吉林PCI-E測(cè)試規(guī)格尺寸

PCIe 的物理層(Physical Layer)和數(shù)據(jù)鏈路層(Data Link Layer)根據(jù)高速串行通信的  特點(diǎn)進(jìn)行了重新設(shè)計(jì)，上層的事務(wù)層(Transaction)和總線拓?fù)涠寂c早期的PCI類似，典型  的設(shè)備有根設(shè)備(Root Complex) 、終端設(shè)備(Endpoint), 以及可選的交換設(shè)備(Switch) 。早   期的PCle總線是CPU通過北橋芯片或者南橋芯片擴(kuò)展出來的，根設(shè)備在北橋芯片內(nèi)部， 目前普遍和橋片一起集成在CPU內(nèi)部，成為CPU重要的外部擴(kuò)展總線。PCIe  總線協(xié)議層的結(jié)構(gòu)以及相關(guān)規(guī)范涉及的主要內(nèi)容。吉林PCI-E測(cè)試規(guī)格尺寸

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